您的位置：網站首頁 > 電器維修資料網 > 正文 >
Verilog HDL程序設計小經驗
★★★★★【文章導讀】：Verilog HDL程序設計小經驗具體內容是：2.“reg”和“wire”的區分方法reg類型和wire類型是VerilogHDL語法中兩種 常用的變量。在對module定義的端口信號進行類型描述的時候，初學者會對何時需要指定為reg型感到困惑。可以參考下面的方…
來源： 日期：2013-11-2 20:37:22 人氣：標簽：
2.“reg”和“wire”的區分方法
reg類型和wire類型是Verilog HDL語法中兩種 常用的變量。在對module定義的端口信號進行類型描述的時候，初學者會對何時需要指定為reg型感到困惑。可以參考下面的方法。
(1)如果這個信號需要在always塊里面被賦值，那么必須指定為reg類型的。
(2)如果這個信號需要在always塊外面被賦值，那么必須指定為wire類型的。如果這個信號是端口信號，那么沒默認的類型就是wire類型的，不需要另外指定。
【看看這篇文章在百度的收錄情況】
相關文章
- 上一篇： LabVIEW好還是C語言好
- 下一篇： Vim文本編輯器的學習方法
0731-85579057 ，
