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Verilog HDL語言基礎之賦值語句和塊語句
來源: 日期:2013-11-3 17:29:43 人氣:標簽:
① 塊結束后才完成賦值操作。
② b的值并不是立刻就改變的。
③ 這是一種比較常用的賦值方法,特別在編寫可綜合模塊時。
(2)阻塞賦值方式。
典型語句:b = a;
① 賦值語句執行完后,塊才結束。
② b的值在賦值語句執行完后立刻就改變。
③ 可能會產生意想不到的結果。
非阻塞賦值方式和阻塞賦值方式的區別常給設計人員帶來問題。問題主要是給“always”塊內的reg型信號的賦值方式不易把握。到目前為止,前面所舉的例子中的“always”模塊內的reg型信號都是采用下面的這種賦值方式:
b <= a;
這種方式的賦值并不是馬上執行的,也就是說“always”塊內的下一條語句執行后,b并不等于a,而是保持原來的值。“always”塊結束后,才進行賦值。而另一種賦值方式阻塞賦值方式,如下所示:
b = a;
這種賦值方式是馬上執行的,也就是說執行下一條語句時,b已等于a。盡管這種方式看起來很直觀,但是可能引起麻煩。下面舉例說明。
例1:非阻塞賦值。
always @( posedge clk ) begin
b<=a;
c<=b;
end
例1中的“always”塊中用了非阻塞賦值方式,定義了兩個reg型信號b和c。clk信號的上升沿到來時,b就等于a,c就等于b,這里應該用到了兩個觸發器。需要注意的是賦值是在“always”塊結束后執行的,c應為原來b的值。這個“always”塊實際描述的電路功能如圖1所示。
例2:阻塞型賦值。
always @(posedge clk) begin
b=a;
c=b;
end
例2中的“always”塊用了阻塞賦值方式。clk信號的上升沿到來時,將發生如下的變化:b馬上取a的值,c馬上取b的值(即等于a)。綜合的電路如圖2所示。
圖1 非阻塞賦值綜合電路 圖2 阻塞賦值綜合電路
它只用了一個觸發器來寄存a的值,并同時輸出給b和c。這不是設計者的初衷,如果采用例3.5所示的非阻塞賦值方式就可以避免這種錯誤。
塊語句
塊語句通常用來將兩條或多條語句組合在一起,使其在格式上看更像一條語句。塊語句有兩種:一種是begin_end語句,通常用來標識順序執行的語句,用它來標識的塊稱為順序塊;另一種是fork_join語句,通常用來標識并行執行的語句,用它來標識的塊稱為并行塊。下面進行詳細的介紹。
1.順序塊
順序塊有以下特點。
(1)塊內的語句是按順序執行的,即只有上面一條語句執行完后下面的語句才能執行。
(2)每條語句的延遲時間是相對于前一條語句的仿真時間而言的。
(3)直到 后一條語句執行完,程序流程控制才跳出該語句塊。
順序塊的格式如下:
begin
語句1;
語句2;
......
語句n;
end
或者:
begin:塊名
塊內聲明語句
語句1;
語句2;
......
語句n;
end
其中:
(1)塊名即該塊的名字,是一個標識符,其作用后面再詳細介紹。
(2)塊內聲明語句可以是參數聲明語句,reg型變量聲明語句,integer型變量聲明語句或者real型變量聲明語句。
下面舉例說明。
例3:順序塊。
begin
areg = breg;
creg = areg; //creg的值為breg的值
end
從該例可以看出,第一條賦值語句先執行,areg的值更新為breg的值。然后程序流程控制轉到第二條賦值語句,creg的值更新為areg的值。因為這兩條賦值語句之間沒有任何延遲時間,creg的值實為breg的值。當然可以在順序塊里延遲控制時間來分開兩個賦值語句的執行時間,如例4所示。
例4:加延時順序塊。
begin
areg = breg;
#10 creg = areg; //在兩條賦值語句間延遲10個時間單位
end
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