一種新的通用的SPI 總線的FPGA 實現(xiàn)方法

★★★★★【文章導(dǎo)讀】：一種新的通用的SPI 總線的FPGA 實現(xiàn)方法具體內(nèi)容是：內(nèi)容摘要：集成電路設(shè)計越來越向系統(tǒng)級的方向發(fā)展，解決模塊間的接口問題顯得尤為重要。spi串行總線是一種常用的標準接口，其使用簡單方便而且占用系統(tǒng)資源少，應(yīng)用相當廣泛。本文將介紹一種新的通用的spi總線的fpga…

來源：日期：2013-12-12 11:15:12 人氣：標簽：

內(nèi)容摘要：集成電路設(shè)計越來越向系統(tǒng)級的方向發(fā)展，解決模塊間的接口問題顯得尤為重要。 spi 串行總線是一種常用的標準接口，其使用簡單方便而且占用系統(tǒng)資源少，應(yīng)用相當廣泛。本文將介紹一種新的通用的spi 總線的fpga 實現(xiàn)方法。

1、引言

長期以來，外圍設(shè)備與主機cpu速度之間的不匹配始終困擾著人們，影響了計算機系統(tǒng)更迅速的發(fā)展。隨著計算機處理能力及存儲規(guī)模的迅速增長，這個問題表現(xiàn)得更加突出。雖然已經(jīng)采取了各種軟、硬件的方法，不斷地改善著cpu與i/o設(shè)備之間的接口性能。然而，在許多應(yīng)用中接口問題依然是制約系統(tǒng)性能的瓶頸。對于特定的設(shè)計，設(shè)計者面對紛繁蕪雜的接口標準，一般根據(jù)系統(tǒng)所需的成本及功能選擇合適的標準產(chǎn)品，這可能導(dǎo)致接口標準沖突和引起互用性問題；或許重新選擇與接口兼容的標準器件，但又可能會造成不滿足功能需要或成本要求等。

fpga技術(shù)的迅速發(fā)展使得接口問題有了好的解決方案。例如，現(xiàn)有的高性能接口ip及高速物理i/o的 fpga，可滿足10gb/s以上的通信系統(tǒng)的要求；而且用fpga解決接口不兼容器件間的通信問題。因此本文將提出一種新的基于fpga 的spi 接口設(shè)計方法。

spi(serial peripheral interface)串行外設(shè)接口總線[1]是一種同步全雙工串行通信接口總線。由于其連線簡單使用方便，故得到廣泛應(yīng)用。在實際開發(fā)應(yīng)用中，若主控制器無spi接口或需要與多個具有spi接口的外設(shè)通信，就要使用主控制器的i/o口通過軟件來模擬，這就在很大程度上限制了其應(yīng)用且給數(shù)據(jù)傳輸帶來不便。在fpga技術(shù)迅速發(fā)展的時代，解決這個問題方便的辦法就是集成一個spi核到芯片上。

這里根據(jù)業(yè)界通用的spi總線的標準，設(shè)計一種可復(fù)用的高速spi總線。設(shè)計過程中很多變量都采用參數(shù)形式，具體應(yīng)用于工程實踐時根據(jù)實際需要更改參數(shù)即可，充分體現(xiàn)了可復(fù)用性。

2、 spi 總線原理

spi 總線由四根線組成：串行時鐘線(sck)，主機輸出從機輸入線(mosi)，主機輸入從機輸出線(miso)，還有一根是從機選擇線(ss)，它們在與總線相連的各個設(shè)備之間傳送信息，其連接方式如圖1。

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圖1.spi總線示意圖

spi 總線中所有的數(shù)據(jù)傳輸由串行時鐘sck 來進行同步，每個時鐘脈沖傳送1 比特數(shù)據(jù)。sck 由主機產(chǎn) 生，是從機的一個輸入。時鐘的相位(cpha)與極性(cpol)可以用來控制數(shù)據(jù)的傳輸。cpol=“0”表示sck 的靜止狀態(tài)為低電平，cpol =“1”則表示sck 靜止狀態(tài)為高電平。時鐘相位(cpha)可以用來選擇兩種不同的數(shù)據(jù)傳輸模式。如果cpha =“0”，數(shù)據(jù)在信號ss 聲明后的第一個sck 邊沿有效。而當cpha=“1” 時, 數(shù)據(jù)在信號ss聲明后的第二個sck 邊沿才有效。因此，主機與從機中spi 設(shè)備的時鐘相位和極性必須要一致才能進行通信。

spi 可工作在主模式或從模式下。在主模式下，每一位數(shù)據(jù)的發(fā)送／接收需要1 次時鐘作用；而在從模式下，每一位數(shù)據(jù)都是在接收到時鐘信號之后才發(fā)送／接收。1個典型的spi系統(tǒng)包括一個主mcu和1 個或幾個從外圍器件。