內(nèi)存負(fù)責(zé)向 CPU 提供運(yùn)算所需的原始數(shù)據(jù)，而目前 CPU 運(yùn)行速度超過(guò)內(nèi)存數(shù)據(jù)傳輸速度很多。因此，很多情況下，CPU 都需要等待內(nèi)存提供數(shù)據(jù)，這就是常說(shuō)的“CPU 等待時(shí)間”。內(nèi)存?zhèn)鬏斔俣仍铰珻PU 等待時(shí)間就會(huì)越長(zhǎng)，系統(tǒng)整體性能受到的影響就越大。因此，快速的內(nèi)存，是有效提升 CPU 效率和整機(jī)性能的關(guān)鍵之一。

　　在實(shí)際工作時(shí)，無(wú)論什么類型的內(nèi)存，在數(shù)據(jù)被傳輸之前，傳送方必須花費(fèi)一定時(shí)間去等待傳輸請(qǐng)求的響應(yīng)，通俗點(diǎn)說(shuō)，就是傳輸前，傳輸雙方必須要進(jìn)行必要的通信，而這樣就會(huì)造成傳輸?shù)囊欢ㄑ舆t時(shí)間。CL 設(shè)置一定程度上反映出了該內(nèi)存在 CPU 接到讀取內(nèi)存數(shù)據(jù)的指令后，到正式開(kāi)始讀取數(shù)據(jù)所需的等待時(shí)間。不難看出，同頻率的內(nèi)存，CL 設(shè)置低的，更具有速度優(yōu)勢(shì)。

　　上面只是給大家建立一個(gè)基本的 CL 概念。而實(shí)際上，內(nèi)存延遲的基本因素，絕對(duì)不止這些。內(nèi)存延遲時(shí)間，有個(gè)專門的術(shù)語(yǔ)叫“Latency”。要形象的了解延遲，我們不妨把內(nèi)存當(dāng)成一個(gè)存儲(chǔ)著數(shù)據(jù)的數(shù)組，或者一個(gè) EXCEL 表格，要確定每個(gè)數(shù)據(jù)的位置，每個(gè)數(shù)據(jù)都是以行和列編排序號(hào)來(lái)標(biāo)示，在確定了行、列序號(hào)之后，該數(shù)據(jù)就唯一了。內(nèi)存工作時(shí)，在要讀取或?qū)懭肽硵?shù)據(jù)，內(nèi)存控制芯片會(huì)先把數(shù)據(jù)的列地址傳送過(guò)去，這個(gè) RAS 信號(hào)（Row Address Strobe，行地址信號(hào)）就被激活，而在轉(zhuǎn)化到行數(shù)據(jù)前，需要經(jīng)過(guò)幾個(gè)執(zhí)行周期，然后接下來(lái) CAS 信號(hào)（Column Address Strobe，列地址信號(hào)）被激活。在 RAS 信號(hào)和 CAS 信號(hào)之間的幾個(gè)執(zhí)行周期，就是 RAS-to-CAS 延遲時(shí)間。在 CAS 信號(hào)被執(zhí)行之后，同樣也需要幾個(gè)執(zhí)行周期。此執(zhí)行周期在使用標(biāo)準(zhǔn) PC133 的 SDRAM 大約是 2―3 個(gè)周期；而 DDR RAM 則是 4―5 個(gè)周期。在 DDR 中，真正的 CAS 延遲時(shí)間則是 2―2.5 個(gè)執(zhí)行周期。RAS-to-CAS 的時(shí)間，則視技術(shù)而定，大約是 5―7 個(gè)周期，這也是延遲的基本因素。 

　　CL 設(shè)置較低的內(nèi)存，具備更高的優(yōu)勢(shì)，這可以從總的延遲時(shí)間來(lái)表現(xiàn)。內(nèi)存總的延遲時(shí)間有一個(gè)計(jì)算公式，總延遲時(shí)間＝系統(tǒng)時(shí)鐘周期×CL模式數(shù)＋存取時(shí)間（tAC）。首先，來(lái)了解一下存取時(shí)間（tAC）的概念。tAC 是 Access Time from CLK 的縮寫(xiě)，是指 大 CAS 延遲時(shí)的 大數(shù)輸入時(shí)鐘，是以納秒為單位的，與內(nèi)存時(shí)鐘周期是完全不同的概念，雖然都是以納秒為單位。存取時(shí)間（tAC）代表著讀取、寫(xiě)入的時(shí)間，而時(shí)鐘頻率則代表內(nèi)存的速度。

　　舉個(gè)例子，來(lái)計(jì)算一下總延遲時(shí)間。比如，一條 DDR333 內(nèi)存，其存取時(shí)間為 6ns，其內(nèi)存時(shí)鐘周期為 6ns（DDR內(nèi)存時(shí)鐘周期＝1X2/內(nèi)存頻率，DDR333 內(nèi)存頻率為 333，則可計(jì)算出其時(shí)鐘周期為 6ns）。我們?cè)谥靼宓?nbsp;BIOS 中，將其 CL 設(shè)置為 2.5，則總的延遲時(shí)間＝6ns X2.5＋6ns＝21ns。而如果 CL 設(shè)置為 2，那么總的延遲時(shí)間＝6ns X2＋6ns＝18ns，就減少了 3ns 的時(shí)間。

　　從總的延遲時(shí)間來(lái)看，CL 值的大小起到了很關(guān)鍵的作用。所以，對(duì)系統(tǒng)要求高和喜歡超頻的用戶，通常喜歡購(gòu)買 CL 值較低的內(nèi)存。目前，各內(nèi)存顆粒廠商除了從提高內(nèi)存時(shí)鐘頻率來(lái)提高 DDR 的性能之外，已經(jīng)考慮通過(guò)更進(jìn)一步的降低 CAS 延遲時(shí)間，來(lái)提高內(nèi)存性能。不同類型內(nèi)存的典型 CL 值并不相同。例如，目前典型 DDR 的 CL 值為 2.5 或者 2，而大部分 DDR2 533 的延遲參數(shù)都是 4 或者 5，少量高端 DDR2 的 CL 值可以達(dá)到 3。 

　　不過(guò)，并不是說(shuō) CL 值越低性能就越好，因?yàn)槠渌囊蛩貢?huì)影響這個(gè)數(shù)據(jù)。例如，新一代處理器的高速緩存較有效率，這表示處理器比較少地直接從內(nèi)存讀取數(shù)據(jù)。再者，列的數(shù)據(jù)會(huì)比較常被存取，所以 RAS-to-CAS 的發(fā)生幾率也大，讀取的時(shí)間也會(huì)增多。 后，有時(shí)會(huì)發(fā)生同時(shí)讀取大量數(shù)據(jù)的情形，在這種情形下，相鄰的內(nèi)存數(shù)據(jù)會(huì)一次被讀取出來(lái)，CAS 延遲時(shí)間只會(huì)發(fā)生一次。

　　選擇購(gòu)買內(nèi)存時(shí)， 好選擇同樣 CL 設(shè)置的內(nèi)存。因?yàn)椴煌俣鹊膬?nèi)存，混插在系統(tǒng)內(nèi)，系統(tǒng)會(huì)以較慢的速度來(lái)運(yùn)行，也就是當(dāng) CL 2.5 和 CL 2 的內(nèi)存同時(shí)插在主機(jī)內(nèi)，系統(tǒng)會(huì)自動(dòng)讓兩條內(nèi)存都工作在 CL 2.5 狀態(tài)，造成資源浪費(fèi)。

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